Akcelerátory výpočtů v plovoucí řadové čárce v programovatelných hradlových polích. Jak sestavit signálový procesor "na míru"?
Written by Jiří Kadlec (external)
Ing. Jiří Kadlec, CSc.
Ústav teorie informace a automatizace, Akademie věd, Praha
Invited talk in Czech
December 6, 2011 at 10:00
University of West Bohemia, UV115
Download
Presentation slides in PDF (778 kB), voice narration in MP3 (34 MB).
Abstract
V přednášce se pokusím představit postupy, které používáme v UTIA AV ČR, v.v.i. v oddělení zpracování signálu pro návrh a realizaci akcelerátorů výpočtů v plovoucí řádové čárce v programovatelných hradlových polích Xilinx.
Nejčastěji kombinujeme v jednom hradlovém poli vestavěný procesor s operačním systémem PetaLinux, s TCP-IP, jednoduchým grafickým výstupem doplněný o sadu za chodu aplikace reprogramovatelných akcelerátorů výpočtů v plovoucí řádové čárce. Akcelerátory navrhujeme pro určitou skupinu algoritmů zpracování signálů. Akcelerátory podporují efektivní řazení operací v čase a tím dovolují v řadě často zlepšit poměr výkon/spotřeba energie na jednu operaci.
Předvedu příklad konkrétní funkční implementace a pokusím se popsat jak přednosti našeho řešení, tak i jeho současná omezení.
Podporováno projekty SPAV CZ.1.07/2.3.00/09.0050, CAK2 1M0567 MŠMT a výzkumným záměrem AVOZ107506.